AI芯片竞争正从「晶体管能做多小」，延伸至「不同芯片如何集成」。随着先进制程微缩难度与成本攀升，将多块芯片紧密连接的先进封装技术，正成为提升性能的重要途径，也让台积电(2330-TW)(TSM-US)在AI供应链中的角色更加关键。

据《华尔街日报》报导，过去芯片进步主要依赖晶体管设计与尺寸缩小，如今则愈来愈仰赖芯片的排列、连接及堆栈方式。这项转变已酝酿多年，AI运算需求爆发，更让先进封装成为半导体竞争焦点。

制程微缩难度升高 多芯片集成兼顾成本与良率

数十年来，半导体业依循英特尔(INTC-US)共同创办人摩尔(Gordon Moore)提出的观察，让单一芯片上的晶体管数量大致每两年倍增，形成著名的「摩尔定律」，并持续提升性能与能源效率。

然而，过去十多年，随着晶体管缩小至纳米尺度，这项规律开始受到挑战。英特尔等业者难以维持过往制程推进速度，即使台积电持续推进技术，每一代晶体管密度的提升幅度，也已不如以往巨大。

最先进制程成本快速攀升，更促使超微(AMD-US)与英特尔早在AI热潮前，就改变大型中央处理器的设计方式：不再将所有电路集中于一整块昂贵芯片，而是集成多块芯片，部分采用较成熟、成本较低的制程，同时改善生产良率。

这类先进封装技术，让芯片性能提升不必完全依赖制程微缩，也使不同功能的芯片能以更灵活的方式组合。

辉达AI芯片仰赖先进封装 下一步走向立体堆栈

AI浪潮则让封装竞赛进一步加速。对辉达(NVDA-US)而言，研发AI芯片时，成本并非最主要考量，性能才是重点；但若没有先进封装，其领先市场的芯片也难以制造。

辉达采用台积电开发的技术，在同一个先进封装内集成强大的AI运算芯片与大量高带宽内存(HBM)。封装产能扩张受限，曾成为辉达销售成长的瓶颈。台积电近年已将旧晶圆厂转作封装设施，并将相关产能扩增数倍。

台积电将于周四公布季度财报，持续与客户合作突破芯片制造限制的封装布局，也受到关注。未来技术不只把芯片并排连接，而是更进一步将多块芯片上下堆栈，朝立体集成发展。

封装过去被视为毛利较低、创新相对有限的业务，如今地位正在改变。台积电等芯片制造商扩大自行承作，将过去多交由外部业者处理的工作纳入内部，设备商也看好相关商机。

应用材料(AMAT-US)首席执行官Gary Dickerson于8月表示，公司今年封装相关营收预计成长逾70%，凸显先进封装不仅改变芯片设计，也正在带动半导体设备的新需求。