南韓三星電子近期在3D DRAM研發上交出階段性成果：其16層垂直堆疊VS-DRAM(Vertically Stacked DRAM)已完成晶片級讀寫驗證，核心以「水平電容＋GAA單元電晶體＋Peri-on-Cell鍵合」重構1T1C架構，目標是把DRAM從平面微縮推進到Z軸堆疊，延續10奈米以下節點的位元密度提升。

《芯聯匯》周四(24日)刊文分析指出，傳統DRAM長期靠XY方向縮小單元提升Bit Density，但進入10奈米級後瓶頸愈來愈硬：位線與儲存節點距離變近，記憶體電容縮小會壓迫Retention Time與Sensing Margin；字線變細則推高電阻，逐漸觸及RC時序極限，三星因此改走水平字線、垂直位線、水平記憶體電容的基礎架構，用垂直堆疊釋放橫向空間，並藉垂直位線降低位線電容、改善感測。

第一大核心是日本稱「水平電容」的Horizontal CAP。相較傳統垂直高深寬比電容，水平電容不再依賴supporter pattern，三星在16層結構中製作圓筒式水平電容並測試不同長度，結果顯示電容量Cs隨電容長度近似線性增加，代表可透過橫向/Z向長度調整補足1T1C裡的「1C」；其lateral recess與gap fill可控，是3D環境下維持資料保持能力的關鍵。

第二大核心是GAA單元電晶體。三星把VS-DRAM單元從double gate升到Gate-All-Around，用超薄nanosheet通道加強短溝道抑制與單元間自對準隔離；實驗GAA具更陡亞閾值斜率、更高驅動電流，低Vth有助降低工作電壓。DRAM最怕漏電，三星另用兩條路壓GIDL：功函數工程在漏端邊緣形成n+多晶矽降低峰值電場，工程在維持驅動電流下優化結區；16層不同tier的Ion/Vth未出現明顯層間漂移，顯示均勻性已通過實驗驗證。

第三大核心是PoC與TSDV。Peri-on-Cell把Core/Peripheral電路放到單元陣列上方，縮短I/O資料路徑、提升速度與能效；製程需兩次鍵合，將核心/外圍晶圓減薄至約1μm，再以表面處理改善鍵合空洞，並用Through-Si-Dielectric-Via在DTI區做垂直互連。

三星驗證減薄後well isolation仍成立，薄體矽外圍電晶體電性變化控制在10%以內；DTI與TSDV對準誤差則直接影響接觸電阻與可靠性，是後續量產良率重點。

產業端，3D DRAM已從概念變成記憶體三強與邏輯廠的共同賽道。VLSI 2026相關材料顯示，三星16層VS-DRAM採GAA與水平電容、並論證PoC可行性；SK海力士主攻4F²垂直閘，結合位線屏蔽、共享背閘與晶片減薄，降低單元面積並維持鍵合結構讀寫；美光則把3D DRAM、晶圓/融合鍵合、新型通道與近GPU記憶體列為未來十年擴展方向，因應HBM之後的頻寬與能耗牆。

分析指出，當DRAM由縮線寬轉向深層蝕刻、薄膜、研磨與混合鍵合，設備需求結構也會從曝光為主擴散到立體集成。

對AI與高效能運算而言，3D DRAM的價值不在單一參數炫技，而在於用層數換面積、用PoC縮資料路徑、用GAA控漏電壓低電壓；若後續從16層走向更多層，可望緩解大模型長上下文、Agent與推理叢集的「記憶體容量／頻寬／功耗」三角矛盾。

但現階段仍要過三關：水平電容與GAA的多層良率、PoC減薄鍵合對準與熱管理及3D DRAM相對1c/1d平面與HBM的成本曲線。

三星這份16層讀寫驗證，證明「DRAM向上堆」不再是PPT，卻也只代表10奈米以下潛在路線成型，真正商用仍取決於堆層數、電容材料、鍵合良率與客戶平台驗證。