記憶體IC設計業者補丁科技（7947）將於9月16日以每股參考價740元登錄興櫃。 隨著AI客製化記憶體設計服務收入擴大，根據兆豐證券興櫃研究報告資料，補丁科技2026年前7月營收達13.41億元、稅後淨利7.87億元，每股盈餘（EPS）13.04元，營收已是2025年全年的1.63倍；目前AI記憶體業務占營收比重也升至約40%，首批客戶產品預計2027年進入量產，收入來源可望由前期非經常性工程收入（NRE），進一步延伸至IP授權、權利金及Turnkey量產服務。 對多數投資人而言，補丁科仍是相對陌生的公司。

補丁科成立於2006年，總部位於新竹，是一家專注DRAM設計與記憶體IP的無晶圓廠IC設計公司，實收資本額約6.04億元，員工超過90人，其中研發人員逾70人。 公司早期從標準型DRAM、pSRAM及Known Good Die（KGD）記憶體方案切入，產品應用涵蓋工控、車用、網通、消費電子及物聯網，近年則將累積近20年的DRAM設計、測試及缺陷修補技術，延伸至AI高頻寬記憶體、3D晶圓堆疊（Wafer-on-Wafer，WoW）及Near Memory架構。 南亞科（2408）目前持有補丁科35.14%股權，不僅是最大股東，也是補丁科主要DRAM晶圓製造及共同開發夥伴。

補丁科總經理李曉雯今（7）日在興櫃前法說會表示，公司與南亞科並非單純的晶圓代工廠與客戶關係，雙方在技術、產品及客戶專案上均有合作，部分案件採取分工，也有補丁科自行開發客戶後，再導入南亞科製程的專案，直接競爭程度不高。 前7月EPS達13.04元，毛利率升至68.78%補丁科近年營收與獲利快速放大。 公司2024年營收4.23億元、毛利率27.15%，稅後虧損6,041萬元；2025年營收增至8.23億元、年增97.31%，毛利率提高至46.49%，稅後淨利2.05億元，按現行股本6,036.3萬股追溯調整後，EPS為3.40元，營運轉虧為盈。

2026年上半年營收進一步增至10.88億元，稅後淨利5.64億元、EPS 9.35元，營收及獲利均已超越去年全年。 依兆豐證研究報告所示，補丁科前7月營收再增至13.41億元，營業利益8.02億元、稅後淨利7.87億元，EPS達13.04元；毛利率升至68.78%，淨利率則由2025年的24.9%提高至58.7%。 必須注意的是，上半年數字為公司財務資料，前7月獲利則來自兆豐證所估，兩者口徑仍應有所區分。 AI設計服務占比逼近四成，高毛利NRE拉升獲利補丁科獲利能力大幅提升，除了既有DRAM產品受惠市場需求及平均售價上揚，更重要的因素是高毛利AI客製化設計服務占比快速增加。

據研究報告顯示，補丁科技術服務收入由2024年的1,548萬元，躍升至2025年的2.78億元；2026年上半年再達4.30億元，占營收39.54%，公司在法說會上概括為約40%。 相較之下，技術服務占2024年營收比重僅3.71%，2025年也只有33.76%。 不同業務的毛利率差距也相當明顯。 補丁科2025年技術服務毛利率達75.95%，高於產品銷售的31.47%，隨NRE收入增加，帶動公司整體毛利率連續上升。 李曉雯指出，目前AI相關收入主要仍是NRE，「未來客戶進入量產後，在權利金、甚至Turnkey解決方案之下，營收占比繼續成長是可以期待的。

」換言之，補丁科現階段以既有DRAM產品支撐量產營收，再透過NRE參與客戶前期的晶片架構、記憶體設計、驗證、投片與系統整合；待客戶產品完成開發並進入量產，才有機會進一步取得IP授權、權利金及Turnkey收入。 客戶2024年開始接洽，首批產品預計2027年量產補丁科表示，國際客戶自2024年開始與公司接洽，雙方於2025年簽訂客製化AI記憶體設計服務合約，目前部分專案已進入設計開發及驗證階段。 依一般IC產品開發時程，首批客戶產品預計2027年有機會進入量產。 公司目前已有多名客戶，但受到保密協議限制，並未透露客戶名稱、數量、終端產品及個別專案進度。 面對媒體詢問客戶產品究竟應用於伺服器、智慧眼鏡或其他裝置，補丁科也未進一步說明。

值得注意的是，據兆豐證報告顯示，補丁科合約負債由2025年底約5,300萬元，大幅增加至2026年6月底約14.4億元，其中流動合約負債約3.2億元。 合約負債通常代表公司已向客戶收取款項，但相關履約義務尚未完成，因此仍未認列為營收，可作為觀察後續專案執行能見度的指標；不過，合約負債並不等同在手訂單，也不能直接推定14.4億元將全數於2027年轉為營收，實際認列仍取決於設計、驗證及各項履約里程碑。 不取代HBM，3D Near Memory鎖定AI推論補丁科切入的是什麼市場？

李曉雯說明，過去約30年，CPU與GPU運算效能約每兩年成長3倍，但DRAM頻寬約每兩年僅成長1.6倍，兩者差距不斷擴大，使運算單元花費愈來愈多時間等待記憶體傳回資料，形成所謂的「記憶體之牆」。 現行GPU與HBM多採用2.5D整合，將HBM配置於運算晶片旁，再透過矽中介層連接；補丁科的3D Near Memory架構則是將DRAM晶圓與處理器或SoC晶圓垂直接合，縮短資料傳輸距離，降低訊號損耗、延遲及功耗。 不過，補丁科並未將產品定位為全面取代HBM。 HBM具備高容量、成熟製程及標準化供應鏈，仍是AI訓練及現有AI平台的主流記憶體方案；補丁科鎖定的則是更重視反應速度、資料搬移效率及功耗的AI推論市場。

SRAM雖有高頻寬及低延遲優勢，但單位面積較大、容量有限、成本也較高。 補丁科希望透過3D堆疊DRAM，讓頻寬、延遲及功耗表現接近SRAM，同時保留DRAM容量較大的特性，應用涵蓋雲端AI推論，以及AI手機、AI PC、AR／VR、機器人與其他邊緣裝置。 HiBaLL-S頻寬逾30TB／s，兩大產品切入雲端與邊緣AI補丁科目前將AI記憶體產品分為HiBaLL-M與HiBaLL-S兩條產品線，兩者均採用3D WoW及客製化記憶體介面，但堆疊方式與目標規格不同。 依公司簡報，HiBaLL-M採多層DRAM堆疊，每個Stack頻寬超過2TB／s，延遲低於20奈秒，每位元能耗約0.5皮焦耳，並可透過增加堆疊層數擴充容量。

HiBaLL-S則採單層DRAM，主打更高頻寬及更低延遲，設計頻寬超過30TB／s、延遲低於15奈秒，每位元能耗約0.2皮焦耳。 上述數據為補丁科公布的產品設計指標，實際表現仍須依客戶晶片、記憶體介面及系統整合結果而定。 補丁科採用Hybrid Bonding取代傳統Micro-bump，透過更小的接點間距，在相同面積配置更多I／O通道。 由於記憶體頻寬取決於I／O寬度與傳輸速率，增加I／O數量，有助提升頻寬並降低資料搬移功耗。 8層堆疊未修補良率僅16.8%，KGD成量產關鍵3D WoW要走向量產，最大的挑戰之一是複合良率。

傳統HBM通常先將晶圓切割，再挑選良好晶粒進行堆疊；WoW則是在晶圓尚未切割前直接接合，只要其中一層存在缺陷，就可能連帶損失其他良好晶圓及後續製程成本。 李曉雯以單層DRAM良率80%為例說明，若沒有冗餘及修補機制，堆疊4層後的複合良率只剩約41%，堆疊8層更降至約16.8%，已難以支撐商業量產。 這也成為補丁科長期DRAM經驗發揮作用