AI晶片尺寸持續擴大，單一缺陷造成的損失也隨之上升。 KLA（NASDAQ：KLAC）半導體產品與客戶事業總裁Ahmad Khan 2日在SEMICON Taiwan 2026大師論壇指出，當AI晶片逼近全光罩尺寸，晶圓可切割的晶粒數大幅減少；若一片晶圓僅能切出5顆大型晶片，其中一顆出現致命缺陷，良率便可能減少兩成。 Khan強調，這是用來說明晶片尺寸與缺陷成本關係的假設情境，而非指所有AI晶圓目前都只能製造5顆晶片。 隨著晶粒面積擴大，每一顆晶片的價值提高，晶圓檢測、製程控制及先進封裝良率也變得更加重要。 AI算力數年間提高2,000倍 Khan指出，AI已成為半導體產業近年最大的市場轉折。

依其演講中的比較，AI系統運算能力數年間提高約2,000倍，頻寬增加約50倍，晶片間的互連密度也明顯提升。 「僅靠摩爾定律的線性微縮，已經不足以滿足AI需求。 」他表示，AI運算架構已從傳統CPU，擴展至GPU、矩陣與向量運算單元，並結合高頻寬記憶體（HBM）及先進封裝，以提高平行運算與資料傳輸能力。 AI推論市場成長，也會同步帶動CPU、DDR記憶體及NAND需求。 Khan認為，過去邏輯、記憶體與封裝各自發展的界線正在消失，未來的效能提升必須從整套系統出發。 晶粒尺寸擴大也改變良率計算方式。

他舉例，若一片晶圓可產出1,000顆小晶片，其中一顆出現致命缺陷，整體良率影響有限；若只能切出5顆大型晶片，其中一顆失效，良率便會由100%降至80%。 High-NA EUV、CFET及3D DRAM同步推進 為延續AI效能成長，半導體產業正同步推進多項技術。 微影設備由193奈米浸潤式微影進入極紫外光微影（EUV），再朝高數值孔徑極紫外光微影（High-NA EUV）發展；邏輯電晶體則由環繞閘極（GAA）、背面供電，進一步走向互補式場效電晶體（CFET）。 記憶體方面，系統架構由DDR與LPDDR逐步擴展至HBM，DRAM單元可能由6F²朝4F²演進，長期則朝3D DRAM發展。

封裝也由扇出型封裝、2.5D與3D整合，進入晶圓對晶圓、晶粒對晶圓及混合鍵合。 Khan表示，每一項技術轉折都會帶來新的材料、製程及缺陷型態，晶圓廠必須重新建立製程窗口與良率。 AI封裝過大，產業開始評估方形面板 當全光罩尺寸運算晶片再與多組HBM整合，封裝面積可能超過既有矽中介層所能承載的範圍，產業因而開始評估更大尺寸的面板級封裝。 Khan形容：「過去我們處理的都是圓形晶圓，現在大家卻開始要求方形面板。 」 不過，由圓形晶圓走向方形面板，並非單純把製程面積放大。 大面積面板的薄膜沉積、均勻性、翹曲及缺陷控制更為複雜，相關設備與量測方法也必須重新設計。

Khan強調，AI系統最終良率不只取決於GPU，而是GPU、DRAM、中介層、IC載板及封裝製程共同作用的結果。 當多顆高價值晶粒組成單一AI加速器，任何環節出現缺陷，都可能使整套封裝失效，讓製造端承擔更高成本。