AI晶片越做越大，原本被視為先進封裝必然趨勢的CoPoS，為何腳步反而放慢？ 騰旭投資投資長程正樺在《下班國際線》指出，台積電CoWoS近期反而又出現追加需求，其中一項原因正是CoPoS時程延後，而背後真正的變數，是AI晶片設計正在重新思考「封裝是不是非得一直做大」。 CoPoS延後不是技術退步，問題出在「晶片沒必要這麼大」。 程正樺解釋，CoWoS與CoPoS概念相近，主要差別在載體形式：CoWoS沿用圓形晶圓製程，CoPoS則希望轉向更接近方形面板的方式。

當晶片封裝面積擴大到8個reticle甚至更高時，圓形晶圓邊角會產生較多空間浪費；以他在節目中的例子，同樣一次製程，圓形載體可能只能配置約4個大型單元，方形載體卻可提高到約12個，成本與cycle time都有改善空間。 但方形製程不是把圓盤「切成方的」這麼簡單。 既有設備、治具、化學材料塗布與製程設計，許多都建立在圓形晶圓之上，一旦改成方形面板，大量設備與流程必須重做。 因此只有當封裝尺寸真的大到一定程度，CoPoS的經濟效益才會明顯；如果晶片沒有繼續快速變大，切換新製程的急迫性自然下降。 5.5個Reticle變8個，塞進伺服器後算力竟差不多？ 真正讓「越大越好」邏輯踩煞車的，是伺服器本身的物理空間。

程正樺以NVIDIA（輝達）平台為例說明，目前大型AI封裝約5.5個reticle，一個compute tray假設可以放4顆；若未來單顆一路膨脹到8個reticle，可能只剩2顆能塞進同樣空間。 結果就出現一個反直覺問題：5.5個reticle乘以4顆，和8個reticle乘以2顆相比，整個運算托盤得到的總體算力未必有巨大差距。 反而晶片愈大，製造難度、良率以及warpage翹曲問題都更加棘手。 「那我去把它做這麼大幹嘛？ 」程正樺用這句話點出關鍵。 因此，當後續產品仍能維持約5.5個reticle的封裝規模時，CoWoS就仍然足以支撐需求，也沒有必要為了更大面積立刻全面轉向CoPoS。

換句話說，CoPoS延後未必代表台積電技術碰壁，更可能是客戶產品規格與經濟效益重新計算後的結果。 不往旁邊長，往上面堆！ SoIC接棒成下一場戰爭但AI算力不可能停在原地。 既然封裝平面不能無限制擴張，另一條路就是從2D走向3D。 程正樺指出，如果固定同樣的封裝尺寸，在GPU上方再堆疊另一顆GPU，就可能透過垂直整合增加運算密度，而台積電SoIC正是這種3D系統整合的重要技術之一。 他形容，過去的思維像是不斷把房子「往旁邊蓋」，下一步可能改成「往上蓋」。 在同樣占用面積下，透過3D堆疊放入更多運算元件，理論上就有機會大幅增加算力，因此SoIC相關投資的重要性可能提高。

程正樺並表示，目前看來，3D方向的發展速度可能比單純把大型封裝繼續放大更快。 這也意味著，市場如果只盯著「CoWoS之後一定就是CoPoS」，可能把AI封裝的進化想得太線性。 真正的競爭已經從平面面積大小，升級到如何在固定伺服器空間中塞入最多算力。 CoPoS並沒有消失，但SoIC與3D堆疊可能提前搶走聚光燈；AI晶片下一戰，比的已經不只是「誰做得最大」，而是「誰堆得最高、還能穩定量產」。